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1) 若所有的设计都使用同一个timescale,则可以不需要在每一个module前都定义timescale, 如使用cadence ius的irun仿真工具，则可加timescale选项,如：
-timescale 1ps/1ps +ncoverride_timescale
则irun将强制将所有的timescale都设置为 1ps/1ps
2) 对于复杂的设计，为了加快仿真速度，可在不同模块设置中设置不同的timescale 单位和精度。例如时钟周期较大的模块的timescale可以设置的较大，加快该模块的仿真速度。
编译时，需注意当前的timescale会一直有效，直到碰到新的一次timescale定义。所以对于第2种方式：建议每一个module都定义好timescale防止出错。注意：对于第2种方式，切忌使用“-timescale 1ps/1ps +ncoverride_timescale”。否则将引起仿真时序紊乱。
参考资料: Verilog-XL Reference
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